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       引言：自摩爾定律首次預測硅片上晶體管的數量以18個月為周期翻一番以來，隨著晶體管密度的增加，按比例縮小的發展已經接近極限。為了保證在芯片面積不變的前提下提升芯片性能，增加器件的數量，減小引線延遲對性能的影響，降低功耗，同時也為了滿足新的應用需求（在系統中集成多種非電子功能，如射頻、光/光電、MEMS等），3D集成已經成為關鍵的解決方案之一。

       3D集成可以定義為堆疊和垂直互聯的器件層的制造，是一種系統級架構，即將多層平面器件堆疊起來，器件層之間通過穿透硅的Z方向通孔（Through Silicon Via, TSV）來實現垂直互聯，使其在Z軸方向上形成立體集成和信號連通，如圖1所示。

圖1 三維堆疊芯片結構示意圖

       系統從平面放置到垂直堆疊的轉變很大程度縮短了互聯長度，在互聯方式上，先后經歷了引線鍵合（Wire Bonding）、倒裝芯片（Flip Chip）和硅通孔技術（Through Silicon Via， TSV），隨著發展，互聯長度不斷降低，芯片利用率不斷提高，TSV更是將3D集成的概念充分體現。

引線鍵合

       采用引線鍵合方法的3D集成是將不同的堆疊芯片利用一個共用的插入板或封裝互聯，每個芯片通過引線鍵合連接到插入板。引線鍵合的主要缺點是緊密放置的引線之間存在很大的電感耦合，性能受到互聯長度的制約，不適合高頻、高速電路。引線鍵合是3D 集成的初期型態，目前仍廣泛應用于SiP (System-in-Package)領域。

圖2 引線鍵合的不同方式

表 1鍵合技術及工藝特點

倒裝芯片

       倒裝芯片常采用混合芯片堆疊方式，即倒裝芯片互聯與引線鍵合組合，頂層芯片倒裝可以消除到基板的長引線鏈接，常用于芯片間通信，具有高頻運行、低寄生效應、高I/O密度、小型化等優點。底層芯片倒裝有利于芯片高速運行，這種方法將基板互聯分為兩個區域，芯片下部用于倒裝芯片，芯片之外用于引線鍵合，提高了基板的使用率，但頂部芯片的引線鍵合仍然有高寄生效應。倒裝芯片這種3D（或稱之為2.5D）解決方案在手機等移動設備中比較常用。

圖3 倒裝芯片示意圖

TSV技術

       TSV技術通過銅、鎢、多晶硅等導電物質的填充，實現硅通孔的垂直電氣互連。TSV可以通過垂直互連減小互聯長度以及提高互聯密度，從而獲得更好的互聯性能，減小信號延遲，降低電容/電感，實現芯片間的低功耗，高速通訊，增加寬帶和實現器件集成的小型化。

圖4采用硅通孔技術（TSV）的堆疊芯片

       TSV的工藝主要包括通孔制作技術（激光鉆孔（Laser Drill）、深反應離子刻蝕（DRIE）），通孔側壁薄膜淀積技術（通孔側壁絕緣層淀積技術、通孔側壁粘附/擴散阻擋層及種子層金屬淀積技術），通孔填充技術（電鍍），化學機械研磨技術，晶圓減薄技術，去除和再分布引線（RDL）等工藝技術。TSV可以在IC制造的開始制作(Via-First)，也可以在IC制造過程中制作(Vial-Middle)，也可以在IC制造完成之后制作(Via-Last)，如圖5所示，展示了TSV的制作流程。TSV深孔填充技術是3D集成的關鍵技術，也是難度較大的一個環節，TSV填充效果直接關系到芯片的可靠性和良率等問題。另外，在基片減薄過程中保持良好的完整性，避免裂紋擴展是TSV工藝過程中的另一個難點。隨著產業界的推動，3D集成工藝中的熱管理、熱機械應變和連接密度等難題都已有相應的解決辦法。迄今為止，TSV大多應用于圖像傳感器、存儲器、高端FPGA和少數MEMS設備等產品。

圖5 TSV制造流程

       一種3層堆疊集成工藝CMOS圖像傳感器的原理圖如圖6所示，其截面圖如圖7所示，從圖中可以看到頂層的像素層（Pixels 19.3M），中間的存儲層（DRAM 1Gbit），下層的邏輯層（Logic），點劃線標明了其分界面。通過兩個TSV穿過了DRAM將Pixels和Logic相連接，如表2中所示，用到的TSV最小直徑為2.5um，最小周期為6.3um，寬度為2um，整個傳感器陣列使用到了約35000個TSV用以層間互聯。

圖6 三層堆疊背照式CMOS圖像傳感器原理圖

圖7 三層堆疊背照式CMOS圖像傳感器截面圖

表2 三層堆疊背照式CMOS圖像傳感器TSV參數

       3D集成工藝現已成為高性能的半導體集成的解決方案，可以替代因光刻技術投資龐大而在未來一段時間內難以維持經濟效益的標準"摩爾定律"。3D集成被選擇背后的動因是性能、帶寬、復雜性、互連密度，以及系統微縮化、最終成本和價值鏈。